IBM เปิดตัวสถาปัตยกรรมชิปต่ำกว่า 1 นาโนเมตรที่เรียกว่า nanostack ซึ่งบรรจุทรานซิสเตอร์เกือบ 100 พันล้านตัวที่โหนด 0.7 นาโนเมตร นำเสนอที่ VLSI 2026 การออกแบบสามมิตินี้ให้ประสิทธิภาพการใช้พลังงานสูงขึ้นถึง 70% และความหนาแน่นของทรานซิสเตอร์เกือบเท่าตัวของชิป 2 นาโนเมตรของ IBM ในปี 2021 โดยมุ่งเป้าไปที่ภาระงานตัวเร่งปัญญาประดิษฐ์พร้อมการปรับขนาด SRAM ที่ดีขึ้น 40% IBM Research คาดการณ์ว่าสถาปัตยกรรม nanostack รองรับการปรับขนาดเซมิคอนดักเตอร์อย่างต่อเนื่องอย่างน้อยหนึ่งทศวรรษ เพื่อตอบสนองความกดดันที่เพิ่มขึ้นในอุตสาหกรรม เนื่องจากการย่อขนาดสองมิติแบบดั้งเดิมกำลังชนกับข้อจำกัดทางกายภาพ รวมถึงการขุดอุโมงค์ควอนตัมและการกระจายความร้อน
IBM เปิดตัวสถาปัตยกรรมทรานซิสเตอร์สามมิติ Nanostack
การประกาศครั้งนี้เน้นที่ nanostack ซึ่งเป็นสถาปัตยกรรมทรานซิสเตอร์สามมิติที่พัฒนาขึ้นที่ศูนย์วิจัยเซมิคอนดักเตอร์ของ IBM ในเมืองออลบานี รัฐนิวยอร์ก การออกแบบวางซ้อนและสลับทรานซิสเตอร์ในแนวตั้งเป็นสองชั้นที่เชื่อมติดกัน โดยใช้วัสดุไดอิเล็กทริกบางพิเศษแยกชั้นเหล่านั้น แนวทางนี้แตกต่างโดยพื้นฐานจากเทคโนโลยีนาโนชีตที่ IBM บุกเบิกและที่อุตสาหกรรมในวงกว้างนำมาใช้ นาโนชีตบีบอัดคุณสมบัติในสองมิติ ในขณะที่ nanostack เพิ่มความหนาแน่นในมิติที่สาม
"เราไม่ได้แค่สร้างทรานซิสเตอร์ที่เล็กลง แต่เรากำลังคิดค้นวิธีการสร้างชิปใหม่เพื่อส่งมอบพลังงานและประสิทธิภาพการใช้พลังงานที่มากขึ้นอย่างมาก" เจย์ แกมเบตตา ผู้อำนวยการ IBM Research และ IBM Fellow กล่าว
ชิป Nanostack มอบความหนาแน่นเกือบ 2 เท่าและประสิทธิภาพการใช้พลังงานที่เพิ่มขึ้น 70%
ผลทางเทคนิคที่ IBM เผยแพร่ ซึ่งนำเสนอที่ VLSI 2026 รายงานดังต่อไปนี้เมื่อเทียบกับชิป 2 นาโนเมตรของ IBM ในปี 2021:
- ความหนาแน่นของทรานซิสเตอร์เกือบ 2 เท่า
- ประสิทธิภาพสูงขึ้นถึง 50%
- ประสิทธิภาพการใช้พลังงานสูงขึ้นถึง 70%
- การปรับขนาด SRAM ดีขึ้น 40%
การปรับปรุง SRAM มีความสำคัญโดยเฉพาะสำหรับภาระงาน AI แบนด์วิดท์หน่วยความจำบนชิปเป็นปัจจัยจำกัดสำหรับตัวเร่ง AI และการปรับขนาด SRAM ที่ดีขึ้นช่วยให้นักออกแบบชิปสามารถใส่หน่วยความจำได้มากขึ้นใกล้กับโปรเซสเซอร์โดยไม่ต้องเพิ่มพื้นที่หรือการใช้พลังงาน
IBM ชี้แจงการกำหนดโหนด 0.7 นาโนเมตรสะท้อนถึงความหนาแน่นของรุ่น
หมายเลขโหนดกระบวนการสมัยใหม่ไม่สอดคล้องกับมิติทางกายภาพที่แท้จริงอีกต่อไป ชั้นช่องสัญญาณทรานซิสเตอร์ในการออกแบบ nanostack ของ IBM มีความหนาประมาณ 5 นาโนเมตร หรือประมาณ 15 อะตอมของซิลิกอน การกำหนด 0.7 นาโนเมตรสะท้อนถึงความหนาแน่นและรุ่นประสิทธิภาพ ไม่ใช่การวัดโดยตรงของคุณสมบัติทุกอย่างบนชิป IBM รับทราบเรื่องนี้โดยตรง โดยระบุว่าวิธี nanostack ให้ผลตอบแทนที่มีประสิทธิภาพตามที่คาดหวังจากการปรับขนาดต่ำกว่า 1 นาโนเมตร โดยการไปในแนวตั้งแทนที่จะย่อทุกมิติให้ใกล้เคียงกับขีดจำกัดของอะตอม
IBM คาดการณ์ว่า Nanostack รองรับการปรับขนาดต่อเนื่องเป็นเวลาหนึ่งทศวรรษ
อุตสาหกรรมเซมิคอนดักเตอร์เผชิญกับแรงกดดันที่เพิ่มขึ้นเนื่องจากการย่อขนาดสองมิติแบบดั้งเดิมชนกับข้อจำกัดทางกายภาพ รวมถึงการขุดอุโมงค์ควอนตัม การกระจายความร้อน และต้นทุนการผลิต ความเร็วของผลตอบแทนจากการปรับปรุงการพิมพ์หินบริสุทธิ์ช้าลง วิธีการของ IBM จัดการกับเรื่องนี้โดยการเพิ่มความหนาแน่นผ่านการบูรณาการแบบต่อเนื่องสามมิติ บริษัทคาดการณ์ว่าสถาปัตยกรรม nanostack สามารถรองรับการปรับขนาดอย่างต่อเนื่องอย่างน้อยหนึ่งทศวรรษนับจากนี้
แดน ฮัทเชสัน จาก Techinsights กล่าวว่าการพัฒนานี้ทำให้ "อีก 10 ถึง 15 ปีบนแผนงาน" คู่แข่งรายใหญ่ เช่น Intel, Samsung และ TSMC กำลังดำเนินกลยุทธ์ทรานซิสเตอร์สามมิติที่เกี่ยวข้อง รวมถึงการออกแบบ complementary FET การประกาศของ IBM แสดงถึงการสาธิตการทำงานของเส้นทางที่ได้รับการยืนยันที่เกณฑ์ต่ำกว่า 1 นาโนเมตร
IBM ดำเนินการวิจัยที่ศูนย์ Albany ร่วมกับพันธมิตรในอุตสาหกรรม
IBM ดำเนินงานนี้ร่วมกับพันธมิตรรวมถึง Lam Research, Tokyo Electron และ SCREEN Semiconductor Solutions ศูนย์ Albany จะเป็นที่ตั้งของเครื่องมือพิมพ์หินรังสีอัลตราไวโอเลตสูงช่องรับแสงเชิงตัวเลขสูง (High Numerical Aperture Extreme Ultraviolet) จาก ASML ซึ่งเป็นระบบที่จำเป็นสำหรับการปรับขนาดลอจิกในระยะถัดไป IBM ประกาศแยกต่างหากถึงแผนการจัดตั้ง Anderon ซึ่งเป็นโรงหล่อควอนตัมแบบสแตนด์อโลนที่มีวัตถุประสงค์เพื่อผลิตเวเฟอร์ควอนตัมในระดับเชิงพาณิชย์
IBM มองเห็นเส้นทางสู่การผลิตในห้าปี
ชิป nanostack ยังคงเป็นต้นแบบการวิจัย แม้ว่า IBM ยืนยันว่าได้สาธิตการทำงานของอินเวอร์เตอร์ CMOS ที่ใช้งานได้พร้อมประสิทธิภาพการสลับตามที่คาดหวัง IBM มองเห็นเส้นทางการนำไปใช้ในการผลิตภายในเร็วที่สุดห้าปี การประกาศนี้ไม่ได้บ่งชี้ถึงการเปิดตัวผลิตภัณฑ์ที่ใกล้จะเกิดขึ้น แต่บ่งชี้ว่าฮาร์ดแวร์รุ่นต่อไปของอุตสาหกรรมมีรากฐานโครงสร้างที่ใช้งานได้
FAQ
IBM เปิดตัวอะไรที่ VLSI 2026?
IBM เปิดตัวสถาปัตยกรรมชิปต่ำกว่า 1 นาโนเมตรที่เรียกว่า nanostack ที่ VLSI 2026 ซึ่งบรรจุทรานซิสเตอร์เกือบ 100 พันล้านตัวที่โหนด 0.7 นาโนเมตร ด้วยการออกแบบสามมิติที่วางซ้อนทรานซิสเตอร์ในแนวตั้งเป็นสองชั้นที่เชื่อมติดกัน
ชิป nanostack ของ IBM เปรียบเทียบกับชิป 2 นาโนเมตรในปี 2021 อย่างไร?
ชิป nanostack ของ IBM มอบความหนาแน่นของทรานซิสเตอร์เกือบ 2 เท่า ประสิทธิภาพสูงขึ้นถึง 50% ประสิทธิภาพการใช้พลังงานสูงขึ้นถึง 70% และการปรับขนาด SRAM ดีขึ้น 40% เมื่อเทียบกับชิป 2 นาโนเมตรของ IBM ในปี 2021
IBM คาดการณ์ว่าชิป nanostack จะถึงขั้นตอนการผลิตเมื่อใด?
IBM มองเห็นเส้นทางการนำไปใช้ในการผลิตภายในเร็วที่สุดห้าปี โดยสถาปัตยกรรม nanostack คาดว่าจะรองรับการปรับขนาดเซมิคอนดักเตอร์อย่างต่อเนื่องอย่างน้อยหนึ่งทศวรรษ
